ESD Protection Layout

ESD Protection Layout设计指南

ESD (Electrostatic Discharge) 防护是IC设计中至关重要的一环。在芯片制造、封装、测试和使用过程中，静电放电事件随时可能发生，如果没有有效的ESD protection电路，器件栅氧化层(gate oxide)和结(junction)可能被瞬间高压击穿，导致芯片永久性损坏。本文将系统介绍ESD防护的模型、电路设计和layout规则。

1. ESD模型概述

业界常用的ESD测试模型主要有两种：Human Body Model (HBM) 和 Charged Device Model (CDM)。理解这两种模型的区别对于设计有效的ESD防护至关重要。

Human Body Model (HBM)

HBM模拟人体通过芯片放电的场景。其等效电路为一个100pF电容通过1.5kΩ电阻向芯片放电。HBM的脉冲上升时间约为2-10ns，持续时间约150ns。典型的设计目标是通过±2kV HBM测试。

Charged Device Model (CDM)

CDM模拟芯片自身带电后通过某一管脚快速放电的场景。CDM的特点是电流极大、脉冲极短（上升时间<1ns，持续时间<5ns）。CDM峰值电流可达数安培，是目前最严苛的ESD测试模型。典型设计目标为±500V CDM。

模型	电容	电阻	上升时间	峰值电流(2kV)
HBM	100pF	1.5kΩ	2-10ns	~1.33A
CDM	芯片自身	极低	<1ns	数安培

2. ESD防护电路设计

ESD防护的核心思想是提供一条低阻抗放电路径，将ESD电流从被保护的器件引走，同时钳位(clamp)两端电压在安全范围内。常用的ESD防护结构包括：

Diode-based Protection

最简单的ESD防护是在I/O pad与VDD/VSS之间放置diode。当pad电压超过VDD+Vdiode时，上拉diode导通；当pad电压低于VSS-Vdiode时，下拉diode导通。Diode结构的优点是占用面积小、寄生电容低，适合高速I/O。

上拉diode连接I/O到VDD，阳极接I/O，阴极接VDD
下拉diode连接I/O到VSS，阴极接I/O，阳极接VSS
Diode应使用足够大的宽度(width)以承受ESD瞬态电流
Deep N-well diode可避免latch-up问题

Power Clamp

Power clamp放置在VDD和VSS之间，用于保护内部电路免受电源轨上的ESD事件影响。常见的power clamp类型包括：

RC-triggered clamp：利用RC延迟检测ESD事件，触发NMOS泄放管导通
Gate-grounded NMOS (GGNMOS)：利用snapback特性进行ESD泄放
SCR (Silicon Controlled Rectifier)：具有最低的on-resistance，但触发电压较高

// RC-triggered power clamp典型电路
// VDD ---[R]---+---[NMOS drain]
//              |        gate --- trigger logic
//             [C]       source --- VSS
//              |
//             VSS

// RC时间常数应设计为 ~1us
// NMOS宽度通常为数百um以承受ESD电流

3. ESD Layout规则

ESD防护的layout设计需要遵循一系列严格的规则，以确保防护电路能够有效工作：

Diode Layout要点

使用multi-finger结构，每个finger宽度不超过规范限值（通常50-100um）
Finger之间保持均匀间距(silicide block region)
Contact和via密度要足够高，确保电流均匀分布
Metal routing要使用足够的宽度承载ESD电流
在diode周围添加guard ring防止载流子注入到相邻电路

Power Clamp Layout要点

RC-trigger clamp应靠近pad放置，减小ESD路径上的寄生电阻和电感
ESD clamp到pad的metal路径应尽量短且宽
使用多层metal叠加以降低路径电阻
Clamp的NMOS泄放管需使用silicide block以提高ballast resistance
VDD/VSS bus要有足够的宽度和via连接

IO Ring设计

在芯片的IO ring中，ESD防护电路和pad的排列顺序至关重要：

相邻pad之间放置ESD clamp，形成VDD-VSS clamp的distributed结构
ESD到pad的距离直接影响CDM防护效果，应尽可能缩短
Pad到ESD的metal路径阻抗要低，避免在ESD电流路径上出现高阻瓶颈
IO ring中每个VDD/VSS domain都需要独立的power clamp

4. ESD验证

完成ESD防护layout后，需要进行严格的验证：

设计规则检查 (DRC)

检查ESD metal width是否满足电流密度规则
验证contact/via数量是否足够
确认silicide block覆盖正确
检查guard ring的完整性

ESD仿真

使用ESD仿真工具（如ESD RC, Cadence ESD）进行电路级验证
分析ESD电流路径，确认电流分布均匀
验证clamp的触发电压和holding voltage
确认在最大ESD电流下，被保护器件两端电压不超过breakdown电压

总之，ESD防护layout是一个需要兼顾电气性能、面积和可靠性的复杂工程。设计者必须深入理解ESD物理机制，严格遵循layout规则，并通过完整的验证流程确保芯片在各种ESD事件下都能安全工作。