社区中最受欢迎的技术讨论
<h2>DRC错误速查：Metal Spacing违规怎么修</h2> <p>在IC版图设计中，DRC（Design Rule Check）是确保版图可制造性的基本验证步骤。Metal Spacing（金属间距）违规是最常见的DRC错误类型之一。当两条金属走线之间的距离小于工艺规定的最小间距时，就可能在制造过程中产生短路缺陷。本文将详细介绍5种修复Metal Spacing违规的方法，并提供实用
<h2>DRC 报错速查大全</h2> <p>DRC（Design Rule Check）违规是版图设计中最常见的问题。本文按错误类型分类整理了常见 DRC 报错的原因和快速修复方法，适用于主流 EDA 工具（Calibre、IC Validator、Assura）。</p> <h3>一、宽度违规（Minimum Width）</h3> <p>错误示例：<code>METAL1 width 0
<h2>LVS报错Inconsistent Pin怎么解决</h2> <p>在IC版图验证中，LVS（Layout vs. Schematic）是确保版图与电路原理图一致性的关键步骤。当LVS报告"Inconsistent Pin"错误时，意味着版图中的Pin定义与原理图中的端口（Port）不匹配。这是LVS验证中最常见也最容易令人困惑的错误类型之一。本文将深入解析Inconsistent Pi
<h2>Calibre DRC/LVS使用完全指南</h2> <p>Mentor Graphics（现Siemens EDA）的Calibre是IC版图验证的行业标准工具。本文将详细介绍Calibre DRC和LVS的完整工作流程，包括rule file结构、常用命令、调试技巧和批量运行方法，帮助版图工程师高效完成版图验证。</p> <h3>Calibre工具概述</h3> <p>Calibre
<h2>LVS 错误排查完全指南</h2> <p>LVS（Layout vs Schematic）验证是 IC 版图设计中最关键的验证步骤。本文总结了常见的 LVS 错误类型及其排查方法，帮助版图工程师快速定位并修复问题。</p> <h3>LVS 基本流程</h3> <p>LVS 工具（如 Calibre LVS、IC Validator、Assura）会从版图中提取网表，与原理图网表进行对比
<h2>TSMC 180nm工艺DRC规则完全指南</h2> <p>本文档整理了TSMC 0.18μm CMOS工艺（CL018G/CL018LV）的主要Design Rule Check（DRC）规则，涵盖从Poly到顶层Metal的所有关键层。这些规则是版图设计必须严格遵守的约束条件，任何DRC violation都可能导致芯片无法制造或良率严重下降。</p> <h3>Poly层规则（POL
<h2>LVS 报错完全指南：分类、排查与修复</h2> <p>LVS（Layout vs Schematic）验证是版图设计的最终质量关卡。本文系统整理 LVS 报错类型、排查方法和修复策略，帮助版图工程师高效完成 LVS 验证。</p> <h3>LVS 验证原理</h3> <p>LVS 工具从版图中提取器件和连接关系，与原理图网表对比。对比维度包括：</p> <ul> <li>器件类型和数
<h2>LVS调试策略：从设备数量到分治法</h2> <p>LVS（Layout vs Schematic）是版图验证的核心环节。本文系统讲解LVS调试方法论，从基础错误到高级技巧。</p> <h3>一、LVS调试四步法</h3> <h4>第一步：检查设备/节点数量</h4> <p>LVS报错时，首先对比Layout和Schematic中的器件数量和节点数量：</p> <pre> # Calibr
<h2>版图寄生参数提取与后仿真实战</h2> <p>版图中的寄生电阻电容会严重影响电路性能。本文详解寄生提取流程和后仿真方法。</p> <h3>一、寄生参数来源</h3> <ul> <li><b>金属走线电阻</b>：R = Rs x L/W，Rs为方块电阻（M1约100mOhm/口）</li> <li><b>Via/Contact电阻</b>：单个Via约1-5Ohm，需要多个并联</li>
<h2>DRC错误速查手册</h2> <p>DRC是版图设计中最常遇到的验证步骤。本文整理了10个最常见的DRC错误。</p> <h2>Top 10 常见DRC错误</h2> <div class="table-responsive"> <table> <thead> <tr><th>#</th><th>错误类型</th><th>错误描述</th><th>典型报错</th><th>修复方法<