TSMC 180nm DRC Rules

TSMC 180nm工艺DRC规则完全指南

本文档整理了TSMC 0.18μm CMOS工艺（CL018G/CL018LV）的主要Design Rule Check（DRC）规则，涵盖从Poly到顶层Metal的所有关键层。这些规则是版图设计必须严格遵守的约束条件，任何DRC violation都可能导致芯片无法制造或良率严重下降。

Poly层规则（POLY / POLY2）

Poly层定义了晶体管的栅极和高阻多晶硅电阻。TSMC 180nm工艺的Poly最小宽度为180nm（0.18μm），这是整个工艺节点的命名来源。

Diffusion/Active层规则（OD - Oxide Definition）

OD层定义了有源区（Active region），即晶体管源漏区域和阱接触区的位置。OD层的规则直接影响器件的尺寸和间距。

金属层规则（M1 - M6）

TSMC 180nm工艺提供6层金属互连。M1为最底层薄金属，M6为最顶层厚金属（通常用于Power routing和RF设计）。各层金属的宽度和间距规则如下：

注意：M6为厚金属（thick metal），宽度和间距较大，但电流承载能力显著增强，常用于Power/Ground分配网络和高Q电感设计。

Via层规则（VIA1 - VIA5）

Via用于连接相邻金属层。TSMC 180nm提供VIA1到VIA5五种via类型，分别连接M1-M2到M5-M6。

阱相关规则（NW - N-Well）

N-Well用于定义PMOS晶体管的衬底区域。N-Well的宽度和间距规则确保了足够的well resistance和latch-up防护。

DRC检查实例

以下是一个典型的Calibre DRC规则文件片段，展示如何检查M1的width和space规则：

WIDTH M1 < 0.23 "M1.W: M1 width < 0.23um"
SPACE M1 < 0.23 "M1.S: M1 space < 0.23um"
ENC M1 VIA1 < 0.06 "VIA1.EN: M1 enclosure of VIA1 < 0.06um"

常见DRC Violation及修复方法

• Metal Short：两根不同net的金属线间距不足，需要重新routing或调整线宽
• Via Missing Enclosure：via周围的金属包围不足，需要扩大金属覆盖区域
• Minimum Area：孤立金属面积过小，需要添加area fill或扩大形状
• Density Violation：金属或poly密度不满足要求，需要添加dummy fill

以上规则基于TSMC 180nm CL018G工艺的典型参数。实际项目中应以Foundry提供的最新Design Rule Manual为准。建议在版图设计初期就将DRC rule deck集成到设计流程中，实现incremental DRC检查，避免后期大规模返工。