LVS Error Guide

LVS 错误排查完全指南

LVS（Layout vs Schematic）验证是 IC 版图设计中最关键的验证步骤。本文总结了常见的 LVS 错误类型及其排查方法，帮助版图工程师快速定位并修复问题。

LVS 基本流程

LVS 工具（如 Calibre LVS、IC Validator、Assura）会从版图中提取网表，与原理图网表进行对比。对比内容包括：器件类型、器件参数、连接关系（net connectivity）、端口对应关系。

常见错误类型及解决方法

1. Device Mismatch（器件不匹配）

错误信息示例：Layout has 5 NMOS, Schematic has 4 NMOS

• 原因：版图中多了或少了器件，通常是 dummy device 未在原理图中对应
• 解决：检查 dummy device 是否有对应的 schematic symbol；确认 multiplier 参数一致

2. Net Mismatch（网络不匹配）

错误信息示例：Layout net VOUT has 3 connections, Schematic net VOUT has 2 connections

• 原因：金属连线短路或断路，via 缺失，pin label 位置不对
• 解决：用 Calibre RVE 从错误反标到版图，逐段检查 connectivity

3. Open/Short（开路/短路）

• Open：同一条 net 在版图中被断开，通常是 metal slot、via 缺失或 label 未正确放置
• Short：两条不同 net 被错误连接，常见于 dense routing 区域金属间距违规

4. Pin Mismatch（端口不匹配）

原理图的 I/O 端口在版图中找不到对应的 pin label。解决方法：确保版图中所有顶层端口都有正确的 label，且放置在对应的 metal layer 上。

高效调试工作流

1. 先解决 short 错误，因为一个 short 可能导致大量 net 被合并，产生级联错误
2. 再修复 open，从最关键的信号路径开始（如 VDD/VSS、bias、input/output）
3. 最后处理 device mismatch 和参数差异
4. 利用 Calibre RVE 的 cross-probe 功能，在版图和原理图之间快速跳转

实用技巧

• 运行 LVS 前先跑 Export Netlist，对比 extracted net 和 expected net 的差异
• 善用 LVS Report 中的 hierarchical view，快速定位到出错的 cell
• 对于大芯片，先做 block-level LVS，通过后再做 top-level
• 保留每次 LVS 的 log 和 report，便于追踪问题的引入时间点

经验总结：90% 的 LVS 错误都是人为疏忽——label 拼写错误、via 忘记打、dummy 没加对应 symbol。养成良好的检查习惯比依赖工具更重要。