Parasitic Extraction

寄生参数提取（Parasitic Extraction）技术详解

寄生参数提取是将版图中的物理结构转化为等效电路模型的关键步骤，直接影响后仿（post-layout simulation）的准确性。本文介绍提取原理、工具使用和优化策略。

为什么需要寄生提取？

版图中的金属连线、via、poly 等结构会引入额外的电阻（R）和电容（C），在高频或高精度电路中，这些寄生效应可能导致：增益下降、带宽减小、offset 增大、时序违规。寄生提取工具将这些物理效应量化为 R、C、L 参数，用于后仿验证。

主要提取工具

提取精度等级

• C-only：只提取寄生电容，速度快，适合初步验证
• RC：提取电阻和电容，适合模拟电路的标准精度需求
• RC with coupling capacitance：包含耦合电容，适合高速信号完整性分析
• RCL：包含电感，适合 RF/mmWave 电路，计算量最大

Calibre xRC 使用流程

1. 准备 LVS clean 的版图和 rule file（PEX rules）
2. 设置提取模式：view type、output format（SPICE/CDL）、精度等级
3. 指定提取范围：full chip 或指定 cell/hierarchy
4. 定义提取选项：ground node、coupling threshold、merge parallel R/C
5. 运行提取，生成带寄生的网表
6. 在后仿环境中加载寄生网表，与 pre-layout 结果对比

常见问题与优化

寄生网表过大怎么办？

• 使用 reduce parasitic 功能合并远端节点
• 设置合理的 coupling capacitance threshold，忽略微小耦合
• 对非关键路径使用 C-only 提取，降低计算量
• 使用 hierarchical extraction 减少内存消耗

后仿结果与前仿差距大？

• 检查提取 rule file 是否与工艺版本匹配
• 确认 ground node 设置正确（VSS 而非浮空）
• 对比 extracted net 的 R/C 值是否合理
• 检查是否有被忽略的关键寄生路径

版图设计阶段的寄生优化

好的版图设计能在源头减少寄生影响：

• 关键信号线使用宽金属降低电阻
• 敏感信号添加 shielding 接地金属
• 缩短关键路径的走线长度
• 增大关键信号线间距减少耦合电容
• 合理使用 via array 降低 via 电阻

实战经验：在一个 14bit SAR ADC 项目中，我们发现 DAC 电容阵列的金属连线寄生导致了 0.5 LSB 的 INL 误差。通过将连线改为更短更宽的金属并优化走线拓扑，最终将误差降至 0.1 LSB 以内。