ADC Layout Experience

ADC 版图设计实战经验总结

ADC（模数转换器）是模拟版图中最具挑战性的设计之一，尤其是高精度（>10bit）或高速（>1GS/s）ADC。本文结合实际项目经验，分享 SAR ADC 和 Pipeline ADC 的版图设计要点。

SAR ADC 版图设计要点

DAC 电容阵列布局

SAR ADC 的核心是二进制加权电容阵列，其匹配精度直接决定 ADC 的线性度。

单位电容设计：将所有电容拆分为单位电容（unit cap），通过并联组合实现二进制权重
Common centroid 排列：MSB 电容采用 common centroid 分布，消除线性梯度
Bottom plate routing：电容底板连线要等长等宽，减少寄生差异
Shielding：电容阵列周围用接地金属包围，屏蔽外部干扰

Comparator 版图

比较器是 SAR ADC 的另一个关键模块：

输入对管严格匹配，采用 common centroid + dummy
正反馈锁存环路要对称布局
避免时钟信号线与模拟信号线交叉
比较器电源单独走线，与数字电源分离

Pipeline ADC 版图设计要点

MDAC 版图

采样电容和反馈电容严格匹配
运放输入端的寄生电容要最小化
开关电容的时钟馈通效应要通过对称布局抵消
各级 MDAC 之间做好隔离，避免级间串扰

整体 Floorplan

典型 Pipeline ADC floorplan:
┌──────────────────────────────────────┐
│  Stage 1  │  Stage 2  │  Stage 3    │
│  (MSB)    │           │             │
├───────────┼───────────┼─────────────┤
│  SHA      │  Digital  │  Reference  │
│           │  Logic    │  Generator  │
├───────────┴───────────┴─────────────┤
│         Pad Ring (ESD protected)     │
└──────────────────────────────────────┘

通用设计原则

电源网络：模拟和数字电源分开走线，使用独立 pad，在芯片内部通过 decoupling cap 滤波
时钟分布：时钟是最敏感的信号，走线要短、阻抗匹配、远离模拟信号
参考电压：参考电压走宽金属、加 shielding、避免经过高 dV/dt 区域
Guard ring：所有敏感模块外圈加 guard ring，digital 和 analog 之间双重 guard ring

DRC/LVS 注意事项

电容阵列的 density check 容易违规，提前添加 dummy fill
高精度匹配器件附近不要做 metal fill
top-level LVS 要注意 pad ESD 器件的对应关系
确保所有 decoupling cap 在原理图中有对应

项目经验：在一个 12bit 100MS/s SAR ADC 项目中，tape-out 前发现 SNDR 比前仿低了 3dB。排查发现是 DAC 电容阵列底部金属连线的寄生不对称导致，通过重新布线解决了问题。教训是：ADC 版图的每一条线都要当作关键信号对待。