Electromigration Prevention

电迁移防护（Electromigration Prevention）完全指南

电迁移（Electromigration，简称EM）是集成电路中金属互连线在高电流密度作用下，金属原子沿电子流方向发生定向迁移的现象。EM是导致芯片长期可靠性失效的主要机制之一，尤其在先进工艺节点中，线宽不断缩小，电流密度问题更加突出。本文系统介绍EM的基本原理、设计规则、版图实现方法及可靠性验证流程。

一、电迁移基本原理

当电流通过金属导线时，电子与金属原子之间存在动量交换。在高电流密度条件下，电子风（electron wind）的力超过金属晶格的结合力，导致金属原子沿电子流方向（即从阴极到阳极的反方向）发生定向迁移。

EM的主要失效模式包括：

• 空洞（Void）：在阴极端（cathode end）形成，导致开路（open circuit）失效
• 堆积（Hillock）：在阳极端（anode end）形成金属堆积，可能导致与相邻金属线短路
• 界面扩散：沿金属/阻挡层界面的快速扩散路径加速EM失效

影响EM寿命的关键因素可用Black方程描述：

MTTF = A × (J)^(-n) × exp(Ea / kT)

其中：
  MTTF = Mean Time To Failure（平均失效时间）
  A    = 常数
  J    = 电流密度（A/cm²）
  n    = 电流密度指数（通常 n ≈ 1-2）
  Ea   = 激活能（eV），Cu互连约0.7-0.9 eV
  k    = 玻尔兹曼常数
  T    = 绝对温度（K）

二、电流密度设计规则（Current Density Rules）

Foundry提供的Design Rule Manual（DRM）中会明确规定各层金属的最大允许电流密度。以TSMC 180nm工艺为例：

在先进工艺中（如7nm、5nm），由于采用了cobalt（Co）或ruthenium（Ru）等新型金属材料，电流密度规则会有所不同。设计者必须严格遵循foundry的EM rule，通过EM checking工具进行验证。

三、导线宽度计算（Wire Width Calculation）

根据电流密度规则，导线最小宽度的计算公式为：

W_min = I_peak / J_max

其中：
  W_min  = 最小导线宽度（μm）
  I_peak = 峰值电流（mA）
  J_max  = 该层金属的最大允许电流密度（mA/μm）

示例：
  如果某信号线需要承载 5mA 电流，使用 M3 层（J_max = 1.0 mA/μm）
  则 W_min = 5 / 1.0 = 5μm

实际设计中需要考虑以下裕量因素：

• 温度降额（Temperature Derating）：高温下EM寿命急剧下降，通常在125°C基础上增加20-30%裕量
• 工艺变异（Process Variation）：考虑金属厚度和宽度的工艺波动，增加10-15%裕量
• 自热效应（Self-Heating）：高电流密度导致局部温升，需进行电热协同仿真
• 电流拥挤效应（Current Crowding）：在转角和via处电流密度会局部增大

四、Via堆叠与电流扩展（Via Stacking & Current Spreading）

Via是连接不同金属层的通孔结构。在EM设计中，via的质量和数量直接影响互连可靠性：

Via堆叠规则：

• 每个via有一定的电流承载能力，通常单个via的电流容量约为导线的50-70%
• 当导线宽度较大时，需要放置多个via以分担电流
• Via数量计算：N_via = ceil(I_peak / I_via_max)
• Via应尽量均匀分布在导线宽度方向上，避免电流拥挤

Via stacking最佳实践：

• 在层间切换时，采用完全堆叠（full stack）via阵列，而非单个via
• Via之间的间距应满足DRC规则的最小值，同时考虑电流分布均匀性
• 在大电流路径上，使用冗余via（redundant via）提高可靠性
• 避免在金属线转角处放置via，该处已存在电流拥挤问题

SKILL代码示例 - 检查via数量是否满足EM规则：

procedure(checkEmVias(cv metalLayer viaLayer minWidth)
  let((vias wireWidth numRequired)
    wireWidth = minWidth  ; 导线宽度（μm）
    numRequired = ceil(wireWidth / 0.5)  ; 每0.5μm需要一个via
    printf("导线宽度: %.2f μm, 最少需要 %d 个via\n" wireWidth numRequired)
    ; 遍历via层上的所有图形，检查数量
    foreach(fig cv~>viaLayer~>figures
      ; 计数并验证via数量
    )
  )
)

五、可靠性验证流程（Reliability Checks）

完整的EM验证流程包括以下步骤：

1. 提取寄生参数（Parasitic Extraction）

使用StarRC或Quantus QRC等工具提取互连寄生电阻，建立精确的互连网络模型。提取结果通常以SPEF或DSPF格式输出。

2. 信号完整性仿真（Signal Integrity Simulation）

通过静态时序分析（STA）或动态仿真获取每条互连线的电流波形。对于电源网络，需要进行IR drop和EM分析。

3. EM分析工具

常用的EM分析工具包括：

• Ansys RedHawk：业界标准的电源完整性和EM分析工具
• Cadence Voltus：集成在Innovus流程中的EM/IR分析工具
• Synopsys PrimeRail：用于签核（signoff）级别的EM/IR分析

4. EM Violation修复策略

• 加宽导线（Widen Wires）：对violated nets增加线宽，这是最直接的方法
• 并行走线（Parallel Routing）：对高电流net使用多条并行金属线分担电流
• 升级金属层（Move to Upper Metal）：高层金属通常具有更高的EM电流密度裕量
• 优化电源网络（Optimize Power Grid）：增加power stripe密度，减少单根线的电流负载
• 添加Buffer：在长距离信号线上插入buffer，减少峰值电流

六、EM设计检查清单

电迁移防护是IC版图设计中不可忽视的关键环节。设计者需要在版图规划初期就将EM裕量纳入考虑，选择合适的金属层和导线宽度，并在设计后期通过专业的EM分析工具进行全面验证。只有系统性地遵循EM设计规则，才能确保芯片在产品生命周期内的长期可靠性。