Common Centroid Matching

Common Centroid Matching 原理与实践

Common Centroid（共质心）匹配是模拟集成电路版图设计中最核心的技术之一。其基本思想是将匹配器件的几何质心尽可能重合，从而最小化工艺梯度（process gradient）对器件匹配精度的影响。

为什么需要 Common Centroid？

在晶圆制造过程中，氧化层厚度、离子注入浓度、金属电阻率等参数会呈现系统性梯度变化。假设一个差分对的两个管子分别放在版图左侧和右侧，如果该区域的阈值电压存在线性梯度，两个管子就会产生 offset。Common centroid 通过交叉排列器件，使得梯度的影响在两个器件上相互抵消。

经典布局方案

以 NMOS 差分对 M1/M2 各拆成 4 个 unit finger 为例，常见的 common centroid 排列方式包括：

• 一维交叉排列（Interdigitated）：M1 M2 M1 M2 M1 M2 M1 M2，适合长宽比受限的场景
• 二维共质心阵列：如 2×4 或 4×4 矩阵中 ABAB/BABA 交替排列，梯度消除效果更好
• 中心对称排列：如 ABBA ABBA，在 x 和 y 方向同时实现梯度补偿

Virtuoso 中的操作步骤

1. 在 Schematic 中将匹配器件设置 parameter：finger 数、multiplier
2. 进入 Layout XL，使用 Create - Matched Group 定义匹配组
3. 选择 Common Centroid pattern，设置 rows 和 columns
4. 调整 routing，确保 dummy device 位于阵列两端

常见陷阱

• 忽略 dummy device：阵列两端的 unit cell 环境与中间不同，必须添加 dummy 管保证刻蚀均匀
• 金属走线不对称：即使器件排列完美，如果 drain/source 的金属走线长度或宽度不同，会引入额外 mismatch
• 忽视温度梯度：大功率输出级附近的温度梯度可能导致差分对失配，在 floorplan 阶段就要考虑热隔离
• Unit finger 尺寸选择不当：finger 宽度过小会增加接触电阻，过大会导致 gate length variation 增大

匹配精度参考

实战经验：在 28nm 工艺下，我们曾因忽视 poly density rule 导致匹配器件附近 CMP 不均匀，最终通过添加 poly dummy 和调整阵列间距解决了问题。版图完成后一定要跑 DRC 和 Density check。