电路模块
锁相环
PLL
通过反馈控制使输出信号相位跟踪输入参考信号的频率合成系统。
详细解释
PLL（Phase-Locked Loop）由鉴相器(PFD)、电荷泵(CP)、环路滤波器(LF)、压控振荡器(VCO)和分频器(Divider)组成。用于时钟生成、频率合成、时钟数据恢复(CDR)等。关键指标：锁定范围、相位噪声、参考杂散(Spur)、锁定时间。
工作原理
PFD检测参考时钟和分频反馈时钟的相位差，产生UP/DN脉冲控制CP充放电，CP电流经LF滤波后产生VCO控制电压。锁定时：fout = N × fref。环路带宽决定噪声传递特性：低带宽抑制VCO噪声，高带宽抑制参考噪声。
版图设计要点
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VCO对噪声敏感，远离数字电路；2. CP的UP/DN电流源严格匹配；3. 环路滤波电容面积大，放在空闲区域；4. 分频器用同步设计减少抖动；5. PFD版图对称减少死区；6. 整个PLL用Deep NWell隔离。
典型用途
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时钟生成（CPU/GPU时钟）
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频率合成（无线通信本振）
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时钟数据恢复（SerDes CDR）
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时钟倍频/分频
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扩频时钟（EMI降低）
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时钟抖动清除
中英对照
锁相环
PLL