📐 工艺设计规则速查卡
覆盖主流代工厂工艺节点，快速查阅版图设计关键参数。数据仅供参考，正式设计请以 PDK 文档为准。
Foundry
台积电 (TSMC)
Node
28nm
Std Cell Height
9 Track (2.88 μm)
🔵 金属层设计规则
各金属层最小宽度与最小间距，布线时必须遵守。顶层金属通常更厚、间距更大，适合电源/时钟走线。
| 层名 | 最小宽度 | 最小间距 | 说明 |
|---|---|---|---|
| Metal1 (M1) | 0.09 μm | 0.09 μm | 最底层信号布线层 |
| Metal2 (M2) | 0.10 μm | 0.10 μm | 信号布线层，逐层递增宽度 |
| Metal3 (M3) | 0.10 μm | 0.10 μm | 信号布线层，逐层递增宽度 |
| Metal4 (M4) | 0.10 μm | 0.10 μm | 信号布线层，逐层递增宽度 |
| Metal5 (M5) | 0.10 μm | 0.10 μm | 信号布线层，逐层递增宽度 |
| Metal6 (M6) | 0.14 μm | 0.14 μm | 顶层金属，用于电源总线和关键信号 |
🟣 多晶硅 (Poly) 规则
栅极定义层，最小宽度即工艺节点的特征尺寸。
| 最小宽度 | 0.03 μm |
| 最小间距 | 0.09 μm |
| 栅极长度 | 0.028 μm |
| 💡 先进节点 Poly 间距显著缩小，需特别注意 OPC 修正 | |
🟢 Via 连接规则
层间连接孔尺寸与间距，Via 叠放时需遵循 Enclosure 规则。
| Via | 尺寸 | 间距 |
|---|---|---|
| Via1 (V1) | 0.10×0.10 μm | 0.10 μm |
| Via2 (V2) | 0.10×0.10 μm | 0.10 μm |
| Via3 (V3) | 0.10×0.10 μm | 0.10 μm |
| Via4 (V4) | 0.10×0.10 μm | 0.10 μm |
| Via5 (V5) | 0.10×0.10 μm | 0.10 μm |
🟤 阱 (Well) 规则
N-Well / P-Well 最小宽度，需注意防 Latch-up 的 Guard Ring 间距。
| N-Well 最小宽度 | 0.30 μm |
| P-Well 最小宽度 | 0.30 μm |
| 💡 先进节点阱区宽度缩小，但仍需满足隔离要求 | |
📊 密度要求
CMP (化学机械抛光) 工艺要求，不满足会导致良率问题。
| 层 | 最小密度 | 最大密度 |
|---|---|---|
| 金属层 | 20% | 80% |
| Poly 层 | 20% | 75% |
| 💡 28nm 对密度均匀性要求更严格，影响 CMP 良率 | ||
⚡ 电流密度限制
超过限值可能导致电迁移 (Electromigration)，降低芯片可靠性。布线时需根据电流估算走线宽度。
| 金属层 | DC 电流密度 | RMS 电流密度 |
|---|---|---|
| M1 | 3.0 mA/μm | 6.0 mA/μm |
| M2 | 3.0 mA/μm | 6.0 mA/μm |
| M3 | 3.0 mA/μm | 6.0 mA/μm |
| M4 | 3.0 mA/μm | 6.0 mA/μm |
| M5 | 3.0 mA/μm | 6.0 mA/μm |
| M6 | 5.0 mA/μm | 10.0 mA/μm |
📏 方块电阻 (Rs)
设计多晶硅电阻、阱电阻时的关键参数。R = Rs × (L/W)。
| 层 | Rs |
|---|---|
| Poly (栅) | 8~12 Ω/sq |
| N+ S/D | 10~15 Ω/sq |
| P+ S/D | 10~15 Ω/sq |
| Metal1~M6 | 0.03~0.10 Ω/sq |
| N-Well | 0.5~1.5 kΩ/sq |
| 高阻多晶硅 | 1~3 kΩ/sq |
🔋 典型电容值
寄生电容估算参考，影响时序分析和功耗计算。
| 类型 | 值 |
|---|---|
| M1-M2 层间电容 | ~0.07 fF/μm² |
| Poly-M1 栅极电容 | ~0.12 fF/μm² |
| MIM 电容 | 1.5~3.0 fF/μm² |
| Poly-Sub 衬底电容 | ~0.03 fF/μm² |
⚠️ 免责声明
以上数据为公开技术资料整理，仅供版图设计学习和初步估算使用。实际设计中请以代工厂提供的官方 PDK 文档和 DRC 规则文件为准。不同工艺选项（如低功耗/高性能）的具体参数可能有所差异。