快速查找DRC/LVS错误原因和修复方案，IC版图工程师必备工具
栅极连接的金属面积过大，在制造过程中可能积累电荷导致栅氧化层击穿。
Metal1或Poly对Contact的覆盖面积不足，可能导致接触电阻增大或开路。
某区域金属密度低于工艺要求的最小值，可能导致CMP抛光不均匀。
某区域金属密度高于工艺允许的最大值，可能导致CMP抛光问题。
电路中存在未连接的节点，可能是设计错误或遗漏。
两个不应连接的网络被意外连接。
版图中的器件数量与原理图不一致。
版图中的器件参数（W/L、multiplier等）与原理图不一致。
版图中的网络（Net）与原理图不一致，可能是短路或开路。
版图中缺少原理图中定义的引脚（Pin），导致LVS无法匹配。
版图中的Pin类型（输入/输出/双向）与原理图不一致。
Metal1层两条走线之间的间距小于工艺设计规则要求的最小值。
Metal1层走线宽度小于工艺设计规则要求的最小值。
两个N-Well之间的间距小于设计规则要求。
上层金属对Via的覆盖面积不足，可能导致接触电阻增大或开路。