<h2>Cadence SKILL 脚本编程入门教程</h2> <p>SKILL 是 Cadence Virtuoso 平台的脚本语言，基于 Lisp 语法，掌握 SKILL 编程能大幅提升版图设计效率。本文从实际应用出发，介绍 SKILL 的核心语法和常用版图自动化技巧。</p> <h3>SKILL 基础语法</h3> <pre><code>; 变量定义 let((myVar) myVa
<h2>Bandgap电压基准版图设计完全指南</h2> <p>Bandgap电压基准（Bandgap Voltage Reference）是模拟集成电路中最关键的模块之一，其版图设计质量直接决定了输出电压的精度、温度系数和长期稳定性。本文将从BJT匹配、电阻阵列、热管理和启动电路四个方面，详细介绍Bandgap版图的设计要点和最佳实践。</p> <h3>BJT匹配设计（BJT Matching
<h2>LVS 错误排查完全指南</h2> <p>LVS（Layout vs Schematic）验证是 IC 版图设计中最关键的验证步骤。本文总结了常见的 LVS 错误类型及其排查方法，帮助版图工程师快速定位并修复问题。</p> <h3>LVS 基本流程</h3> <p>LVS 工具（如 Calibre LVS、IC Validator、Assura）会从版图中提取网表，与原理图网表进行对比
<h2>Common Centroid Matching 原理与实践</h2> <p>Common Centroid（共质心）匹配是模拟集成电路版图设计中最核心的技术之一。其基本思想是将匹配器件的几何质心尽可能重合，从而最小化工艺梯度（process gradient）对器件匹配精度的影响。</p> <h3>为什么需要 Common Centroid？</h3> <p>在晶圆制造过程中，氧化层
<h2>TSMC 180nm工艺DRC规则完全指南</h2> <p>本文档整理了TSMC 0.18μm CMOS工艺（CL018G/CL018LV）的主要Design Rule Check（DRC）规则，涵盖从Poly到顶层Metal的所有关键层。这些规则是版图设计必须严格遵守的约束条件，任何DRC violation都可能导致芯片无法制造或良率严重下降。</p> <h3>Poly层规则（POL
<h2>LayoutForge版图设计经验分享：IC版图工程师的十条黄金法则</h2> <p>在多年的IC版图设计实践中，我们总结了以下十条黄金法则，帮助版图工程师少走弯路，提升设计质量和效率。每一条都来自真实项目的经验教训，适用于从180nm到先进工艺节点的各类模拟和混合信号版图设计。</p> <h3>法则一：对称性是一切的基础（Symmetry First）</h3> <p>在模拟版图设计中
<h2>SMIC vs TSMC 工艺选择全面对比</h2> <p>在IC版图设计中，工艺选择直接影响设计规则、面积成本和可靠性。本文从版图工程师视角对比SMIC和TSMC两大主流代工厂。</p> <h3>一、核心参数对比</h3> <table> <tr><th>参数</th><th>TSMC 180nm</th><th>SMIC 180nm</th><th>TSMC 65nm</th><th>
<h2>IC版图设计完整学习路线图</h2> <p>IC版图设计是一个理论与实践并重的领域，需要掌握半导体工艺、电路基础、EDA工具和设计规则等多方面知识。本文为版图设计学习者提供从入门到精通的完整路线。</p> <h3>第一阶段：基础入门（1-3个月）</h3> <h4>理论知识</h4> <ul> <li>半导体物理基础：PN结、MOS管工作原理、CMOS反相器</li> <li>集成电路
<h2>版图匹配技术详解：共质心、交叉与ABBA</h2> <p>匹配是模拟IC版图设计的核心技能。本文详细讲解三种主流匹配技术，附SKILL代码和实际案例。</p> <h3>一、共质心匹配（Common Centroid）</h3> <h4>原理</h4> <p>将匹配器件围绕共同中心点对称排列，使工艺梯度（浓度、氧化层厚度等）的影响相互抵消。</p> <h4>适用场景</h4> <ul> <l
<h2>TSMC vs SMIC 工艺选择指南</h2> <p>在中国 IC 设计行业中，TSMC 和 SMIC 是最常用的两大晶圆代工厂。本文从版图设计角度，对比两家的工艺特点、设计规则差异和选择建议。</p> <h3>工艺节点覆盖对比</h3> <table> <tr><th>工艺节点</th><th>TSMC</th><th>SMIC</th></tr> <tr><td>成熟工艺</td
<h2>Guard Ring 设计详解：从原理到实践</h2> <p>Guard Ring 是 IC 版图中用于隔离噪声、防止 Latch-up 的关键结构。本文深入讲解 Guard Ring 的设计原理、不同类型和实际应用中的注意事项。</p> <h3>Guard Ring 的物理机制</h3> <p>Guard Ring 通过以下机制实现隔离保护：</p> <ul> <li><strong
<h2>LVS 报错完全指南：分类、排查与修复</h2> <p>LVS（Layout vs Schematic）验证是版图设计的最终质量关卡。本文系统整理 LVS 报错类型、排查方法和修复策略，帮助版图工程师高效完成 LVS 验证。</p> <h3>LVS 验证原理</h3> <p>LVS 工具从版图中提取器件和连接关系，与原理图网表对比。对比维度包括：</p> <ul> <li>器件类型和数
<h2>一、基础概念题（必考）</h2> <h3>1. 什么是Guard Ring？为什么需要它？</h3> <p>Guard Ring（保护环）是围绕器件的接地/接电源的环形结构，主要作用：</p> <ul> <li><strong>防止Latch-up（闩锁效应）</strong>：收集衬底载流子，降低寄生SCR的增益</li> <li><strong>隔离噪声干扰</strong>：在敏感
<h2>Virtuoso SKILL自动化版图：从入门到实战</h2> <p>SKILL是Cadence Virtuoso的脚本语言，掌握SKILL可以大幅提升版图设计效率。本文从基础语法到实战案例，系统讲解SKILL编程。</p> <h3>一、SKILL基础语法</h3> <h4>变量与数据类型</h4> <pre> ; 变量定义 let((x y z) x = 10 ;
<h2>版图可靠性设计：EM/IR Drop/Antenna</h2> <p>版图可靠性设计确保芯片在长期工作中不失效。本文详解电迁移、IR Drop和天线效应三大可靠性问题。</p> <h3>一、电迁移(Electromigration)</h3> <h4>物理机制</h4> <p>高电流密度导致金属原子沿电子流方向迁移，最终形成空洞(Open)或小丘(Short)。</p> <h4>设计规则<
<h2>SiGe BiCMOS版图设计入门</h2> <p>SiGe BiCMOS工艺结合了CMOS的高集成度和HBT的高频性能，广泛应用于射频和高速模拟电路。</p> <h3>一、SiGe HBT结构</h3> <p>异质结双极晶体管(HBT)是SiGe工艺的核心器件：</p> <ul> <li><b>发射极(Emitter)</b>：多晶硅发射极，宽度约0.1-0.5um</li> <li><
<h2>GDSII/OASIS版图数据格式详解</h2> <p>GDSII和OASIS是IC版图设计中最常用的数据交换格式。理解这些格式有助于版图数据管理和流片准备。</p> <h3>一、GDSII格式结构</h3> <h4>层次结构</h4> <ul> <li><b>Library（库）</b>：顶层容器，包含多个Cell</li> <li><b>Cell（单元）</b>：版图的基本单位，可以是
<h2>工具概述</h2> <p>在IC版图设计领域，<strong>Cadence Virtuoso</strong> 是业界公认的"黄金标准"，而<strong>华大九天Aether</strong>则是国产EDA的代表之作。本文从多个维度进行深入对比。</p> <div class="callout callout-info"> <div class="callout-title">📋
<h2>带隙基准源版图设计实战</h2> <p>Bandgap Reference是模拟IC中最关键的模块之一。版图设计直接影响温度系数和电源抑制比。</p> <h3>一、PTAT/CTAT原理</h3> <p>带隙基准源利用正温度系数(PTAT)和负温度系数(CTAT)相互补偿：</p> <ul> <li><b>PTAT</b>：两个BJT的VBE差值 Delta_VBE = VT * ln(N
<h2>折叠共源共栅运放版图设计要点</h2> <p>Folded Cascode OTA是模拟版图设计的经典案例，也是面试高频考点。本文详解其版图设计的每个细节。</p> <h3>一、电路结构回顾</h3> <p>Folded Cascode OTA由以下部分组成：</p> <ul> <li><b>差分输入对</b>：M1/M2（NMOS差分对）</li> <li><b>负载电流镜</b>：M3