<h2>引言</h2><p>版图设计是将电路原理图转化为物理实现的关键步骤。</p><h2>1. 版图设计流程</h2><div class="table-responsive"><table><thead><tr><th>阶段</th><th>工作内容</th><th>输出</th></tr></thead><tbody><tr><td>原理图设计</td><td>电路设计、参数确定</td><
<h2>IC版图工程师常见面试题汇总与详解</h2> <p>本文系统整理了IC版图工程师面试中的高频问题，涵盖基础理论、工艺知识、匹配设计、验证流程和实战经验等方面，适合初/中级版图工程师面试准备。</p> <h3>一、基础理论</h3> <h4>1. 什么是 Latch-up？如何在版图中预防？</h4> <p>答：Latch-up 是 CMOS 中寄生 PNPN 晶闸管结构被导通的现象，会
<h2>TSMC 180nm LDO版图设计要点详解</h2> <p>低压差线性稳压器（Low Dropout Regulator，简称LDO）是模拟集成电路中最常用的电源管理模块之一。在TSMC 180nm工艺节点下，LDO的版图设计质量直接影响其输出精度、瞬态响应、噪声性能和长期可靠性。本文将从Floorplan规划、器件匹配、DRC技巧、寄生管理和ESD防护五个方面，详细阐述LDO版图设计
<h2>DRC错误速查：Metal Spacing违规怎么修</h2> <p>在IC版图设计中，DRC（Design Rule Check）是确保版图可制造性的基本验证步骤。Metal Spacing（金属间距）违规是最常见的DRC错误类型之一。当两条金属走线之间的距离小于工艺规定的最小间距时，就可能在制造过程中产生短路缺陷。本文将详细介绍5种修复Metal Spacing违规的方法，并提供实用
<h2>DRC 报错速查大全</h2> <p>DRC（Design Rule Check）违规是版图设计中最常见的问题。本文按错误类型分类整理了常见 DRC 报错的原因和快速修复方法，适用于主流 EDA 工具（Calibre、IC Validator、Assura）。</p> <h3>一、宽度违规（Minimum Width）</h3> <p>错误示例：<code>METAL1 width 0
<h2>SKILL 脚本：一键添加 Guard Ring 实现详解</h2> <p>Guard Ring 的手动添加在大型版图中非常耗时。本文提供一个完整的 SKILL 脚本，实现选中器件后一键生成 guard ring，并支持自定义参数。</p> <h3>脚本功能概述</h3> <ul> <li>支持选中单个或多个 instance</li> <li>自动计算包围矩形并添加 guard ri
<h2>Virtuoso 自动化版图设计从零开始</h2> <p>手动版图设计耗时且容易出错，本文介绍如何利用 SKILL 脚本和 Virtuoso 内置功能实现版图设计自动化，从基础操作到完整工作流。</p> <h3>自动化的核心价值</h3> <ul> <li>减少重复性手动操作，提升效率 3-10 倍</li> <li>降低人为错误率（漏打 via、label 错误等）</li> <li
<h2>IC版图设计学习路线图（Learning Roadmap）</h2> <p>IC版图设计（Layout Design）是半导体行业中一个专业性极强的技术领域，要求工程师同时具备电路理论基础、工艺知识、EDA工具操作能力和丰富的实践经验。本文提供一个系统化的4阶段学习路线图，帮助初学者从零基础成长为能够独立完成复杂芯片版图设计的专业工程师。</p> <h3>第一阶段：基础入门（0-3个月
<h2>IC 版图匹配策略完整指南</h2> <p>器件匹配是模拟 IC 版图设计的核心技能。本文系统总结 MOS 管、电阻、电容的匹配策略，帮助版图工程师在不同精度要求下选择最优方案。</p> <h3>Mismatch 的来源</h3> <ul> <li><strong>随机失配（Random Mismatch）：</strong>由微观工艺波动引起，如 dopant fluctuation
<h2>电迁移防护（Electromigration Prevention）完全指南</h2> <p>电迁移（Electromigration，简称EM）是集成电路中金属互连线在高电流密度作用下，金属原子沿电子流方向发生定向迁移的现象。EM是导致芯片长期可靠性失效的主要机制之一，尤其在先进工艺节点中，线宽不断缩小，电流密度问题更加突出。本文系统介绍EM的基本原理、设计规则、版图实现方法及可靠性验
<h2>Antenna Effect修复指南</h2> <p>Antenna effect（天线效应），也称为Plasma Induced Gate Oxide Damage (PID)，是IC制造过程中等离子刻蚀(plasma etching)工艺引起的一种可靠性问题。在多层金属互连的制造过程中，长金属线直接连接到MOS管的栅极(gate)，在等离子环境中会积累电荷，当积累电荷产生的电压超过栅
<h2>Dummy Device 使用规范与实践</h2> <p>Dummy Device（虚拟器件）是 IC 版图设计中保证匹配器件一致性的关键技术。本文详细介绍 dummy device 的原理、类型和实际应用规范。</p> <h3>为什么需要 Dummy Device？</h3> <p>在晶圆制造过程中，刻蚀（etching）和化学机械抛光（CMP）会对器件边缘产生"边缘效应"（edge
<h2>ADC 版图设计实战经验总结</h2> <p>ADC（模数转换器）是模拟版图中最具挑战性的设计之一，尤其是高精度（>10bit）或高速（>1GS/s）ADC。本文结合实际项目经验，分享 SAR ADC 和 Pipeline ADC 的版图设计要点。</p> <h3>SAR ADC 版图设计要点</h3> <h4>DAC 电容阵列布局</h4> <p>SAR ADC 的核心是二进制加权电
<h2>ESD Protection Layout设计指南</h2> <p>ESD (Electrostatic Discharge) 防护是IC设计中至关重要的一环。在芯片制造、封装、测试和使用过程中，静电放电事件随时可能发生，如果没有有效的ESD protection电路，器件栅氧化层(gate oxide)和结(junction)可能被瞬间高压击穿，导致芯片永久性损坏。本文将系统介绍ESD
<h2>电源完整性与IR Drop分析完全指南</h2> <p>随着工艺节点的演进和芯片复杂度的增加，电源完整性（Power Integrity, PI）已成为IC设计中的关键挑战。IR drop——电源网络上的电压降——直接影响芯片的性能、时序和可靠性。本文将全面介绍IR drop分析方法、电源网络设计策略、去耦电容布局和RedHawk分析流程。</p> <h3>IR Drop基础概念</h3
<h2>Calibre DRC/LVS使用完全指南</h2> <p>Mentor Graphics（现Siemens EDA）的Calibre是IC版图验证的行业标准工具。本文将详细介绍Calibre DRC和LVS的完整工作流程，包括rule file结构、常用命令、调试技巧和批量运行方法，帮助版图工程师高效完成版图验证。</p> <h3>Calibre工具概述</h3> <p>Calibre
<h2>28nm与180nm工艺版图设计全面对比</h2> <p>随着半导体工艺从成熟节点向先进节点演进，版图设计面临的挑战也在不断升级。本文将从设计规则、器件结构、互连层、寄生效应和设计流程等方面，全面对比28nm和180nm工艺的版图设计差异，帮助工程师理解先进工艺节点的设计挑战并掌握迁移策略。</p> <h3>工艺参数对比总表</h3> <table> <tr><th>参数</th><th
<h2>IC Layout Engineer 面试高频问题解析</h2> <p>IC 版图工程师的面试通常涵盖基础知识、工艺理解、匹配设计、验证流程等方面。本文整理了 20+ 道常见面试题及参考答案，帮助求职者系统准备。</p> <h3>基础概念类</h3> <h4>Q1: 解释 Latch-up 的成因和防护措施</h4> <p>答：Latch-up 是由 CMOS 中寄生 PNPN 结构（
<h2>Common Centroid Matching 原理与实践</h2> <p>Common Centroid（共质心）匹配是模拟集成电路版图设计中最核心的技术之一。其基本思想是将匹配器件的几何质心尽可能重合，从而最小化工艺梯度（process gradient）对器件匹配精度的影响。</p> <h3>为什么需要 Common Centroid？</h3> <p>在晶圆制造过程中，氧化层
<h2>TSMC 180nm工艺DRC规则完全指南</h2> <p>本文档整理了TSMC 0.18μm CMOS工艺（CL018G/CL018LV）的主要Design Rule Check（DRC）规则，涵盖从Poly到顶层Metal的所有关键层。这些规则是版图设计必须严格遵守的约束条件，任何DRC violation都可能导致芯片无法制造或良率严重下降。</p> <h3>Poly层规则（POL